- 23일 오후  KAIST IDEC 동탄교육장에서 ‘130nm BCDMOS 공정 지원' 협약식 개최

- 기존 28nm 로직 · 28nm FD-SOI 공정에 BCDMOS 공정을 추가 지원

- 전력 관리, 고속 통신 분야 핵심 공정으로 혁신적인 기술 개발 및 인재양성 기대

▲KAIST-삼성전자 ‘130nm BCDMOS 공정 지원' 협약식

KAIST(총장 이광형)가 삼성전자와 ‘130nm BCDMOS 공정 지원' 협약을 23일 오후 체결하였다.

삼성전자가 반도체 설계 전문 인재 양성을 위해 지원하는 BCDMOS(복합고전압소자: Bipolar-CMOS-DMOS)*는 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합한 공정이다. 

복합고전압소자(BCDMOS: Bipolar-CMOS-DMOS) 공정은 아날로그 회로와 로직회로, 고전압소자가 하나의 칩에서 구현되는 공정 기술. 각 기술의 장점을 결합하여 고성능, 고효율, 고전압 및 고전류 처리 능력을 갖춘 반도체 회로를 설계할 수 있다.

KAIST는 이번 협약을 바탕으로 130nm(나노미터) BCDMOS 8인치 공정을 올해 하반기부터 도입해 국내 반도체 전공 석·박사 과정 학생에게 칩 제작 기회를 제공한다. 

이를 위해, KAIST 반도체설계교육센터(소장 박인철, IC Design Education Center 이하 IDEC)는 130nm BCDMOS 공정을 위한 설계 전자설계자동화툴(EDA Tool)과 기술 지원 환경을 마련했다.

IDEC은 삼성전자와 협력해 2021년부터 28nm 로직(28나노미터(㎚·10억분의 1ｍ) 이상의 연산이 가능한 반도체) 공정 칩 제작 기회를 학생들에게 제공하고 있으며, 지난해 28nm FD-SOI(Fully Depleted-Silicon on Insulator 완전 공핍형 실리콘 온 인슐레이터: 사물인터넷 장치, 모바일 기기, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야 설계에 적합한 반도체 공정)공정 지원도 추가했다. 

올해 제공된 28nm 공정에는 30개 대학 160개 팀, 800여 명의 학생이 설계에 참여해 칩을 제작 중이다. 이번 협약으로 추가된 130nm BCDMOS 공정에는 올해 하반기 20개 팀을 시작으로 내년부터 2년간 상하반기 각 20개 팀이 칩 제작에 참여할 수 있게 됐다. 

반도체 칩 제작은 대학원생들이 이론으로 설계한 도면을 실제 웨이퍼에 구현하여 실물을 만드는 중요한 과정이다. 실물 칩을 제작하면 설계의 정확성과 효율성을 검증할 수 있지만, 비용이 최소 3천만 원 이상 소요돼 학생들이 외부 지원 없이 칩 제작을 경험하기는 어려운 실정이다. 

박인철 KAIST IDEC 소장은 “이번 삼성전자의 130nm BCDMOS 공정 지원은 해당 분야를 연구하는 대학에 실질적인 제작 기회를 제공해 연구 성과를 향상하는 데 크게 기여할 것으로 기대된다”라고 말했다.

이어, “특히 전력 관리와 고속 통신 분야에서 중요한 역할을 하는 공정으로 혁신적인 기술 개발로 이어질 수 있는 환경이 마련돼, 제작에 참여한 학생은 기술 개발의 경쟁력을 갖춘 전문 설계 인력으로 성장하게 될 것”이라고 덧붙였다. 

23일 오후 KAIST IDEC 동탄교육장에서 열리는 협약식에는 박인철 소장과 박상훈 삼성전자 상무 등 양 기관의 주요 인사들이 참석한다. 협약식과 함께 2024년 하반기 130nm BCDMOS 공정에 참여하는 13개 대학의 19팀을 대상으로 설계설명회도 개최된다. 

한편, KAIST IDEC은 1995년에 설립돼 시스템반도체 분야의 전문인력을 양성해왔다. 지난 29년간 삼성전자와 협력해 2천 219개 설계팀에 칩 제작 기회를 제공해 총 8천 1백여 명의 반도체 전문인력을 배출해 산업계와 학계의 발전을 도모했다. 

2021년부터는 산업통상자원부의 '차세대 시스템반도체 설계 전문인력 양성 사업'을 수행하고 있으며, 2026년까지 정부 자금 170억을 지원받아 전국 대학 석·박사급 학생에게 반도체 칩 설계와 제작 환경을 제공할 계획이다. 

양 기관은 이번 협약을 통해 두 기관은 반도체 전문 인력 양성을 위한 협력을 더욱 강화할 계획이다.